Адаптер параллельной связи

Заказать уникальную курсовую работу
Тип работы: Курсовая работа
Предмет: Микропроцессоры
  • 19 19 страниц
  • 3 + 3 источника
  • Добавлена 06.04.2017
1 496 руб.
  • Содержание
  • Часть работы
  • Список литературы
  • Вопросы/Ответы
1. Задание 3
2. Работа проектируемого адаптера 4
3. Разработка интерфейсной части адаптера 7
3.1 Буферизация содержимого системной шины 7
3.2 Схема декодирования адресов 8
3.3. Формирование стробов чтения и записи 10
3.4. Подключение 8-разрядного УС к 16-разрядной шине МПр. 12
4. Разработка операционной части адаптера 14
4.1 Блок регистров 15
4.2 Блок приема данных (от ВУ) 16
5. Заключение 18
6. Список используемой литературы 19

Фрагмент для ознакомления

Тогда адаптеру присваиваются адреса: А=ADR0=3CDH, ADR1=3CEH, ADR2=3CFH, ADR3=2FHH. Так как адреса последовательные, то при передаче байта с четным адресом требуется открыть буфер АП5 младшего байта ШД МПр, а при передаче байта с нечетным адресом – буфер старшего байта.
На рис. 8 представлена схема ИЧУС с n=2 (без буферов данных, поступающих на СШ), в которой кроме буферов данных, поступающих на СШ, используется схема ST+STR рис.9.

Рисунок 8 – Схема интерфейсной части адаптера


Разработка операционной части адаптера
Требуемые стробы чтения и записи фиксируются в таблице обращений к портам УС и определяются, исходя из функции, выполняемых УС, и требуемого состава операционной части УС.
Количество каналов связи с различными ВУ=2 (КА, КВ); количество разрядов в канале=8; выходные и входные линии данных адаптера – двунаправленные; адаптер подключен к ШД МПр D15÷D0; в каждом i-ом канале используется регистр RGi, выполняющий роль выходного буфера.
Рассматриваем адаптер как совокупность ИЧ и ОЧ.
Для ввода/вывода данных по 2 каналам нужны 2 адреса. Также требуется записывать 2 бита управляющего слова в регистр РУС. Эти биты будут определять направление передачи информации по каждому из 2 каналов (например «0» - ввод, «1» - вывод). Таким образом, адаптеру выделяется 2 адреса. Следовательно, у адаптера будут 2 адресных входа А1 и А0 (т.е. n=2) и в ИЧ наряду с буферами данных, поступающих из МПр и в МПр, можно использовать схемы, представленные на рисунках 6 и 7, выполняющие функции декодирования адресов и формирования 4 стробов записи (÷) и 3 строба чтения (÷).
В ОЧ должны входить три 8-разрядных регистра RG0÷ RG2 соответственно и 2-разрядный РУС. Пусть стробы ÷используются для записи в RG0÷ RG2 соответственно, а - для записи в РУС.
Выходы регистров каналов будут поступать на ВУ через 24-контактный внешний разъем. Данные из ВУ в адаптер должны поступать через тот же разъем и далее через 3 буфер АП5 мультиплексироваться на ШД МПр с помощью 3 стробов чтения - ÷ (для каналов KА÷KВ соответственно).
В результате обращения к портам адаптера будут выполняться при =0 в соответствии с табл. 4.
Таблица 4 - Обращения адаптера параллельной связи в режиме синхронного ввода/вывода.
А1 А0 Операция (внутренний строб) 1 0 0 0 Вывод из регистра RG0 () Канал А 1 0 0 1 Вывод из регистра RG0 () Канал В 1 0 1 0 Вывод из регистра RG0 () Канал А/В 1 0 1 1 Вывод из регистра РУС () Запись 0 1 0 0 Вывод из регистра RG0 () Канал А 0 1 0 1 Вывод из регистра RG0 () Канал В 0 1 1 0 Вывод из регистра RG0 () Канал А/В 0 1 1 1 - резервный Из 4 стробов чтения один строб () оказался резервным и может быть использован в схеме обработки запросов прерываний, поступающих непосредственно от ВУ.

4.1 Блок регистров

Выходные сигналы формируются регистрами с тремя состояниями выхода КР1533ИР37, каждый из которых может находиться в активном или пассивном состоянии в зависимости от значения соответствующего бита в управляющем слове (блок CPU).
Управляющие сигналы операционной части используются для записи выходных данных (-STRW0...STRW3).
Схема блока регистров приведена на рис. 9.

Рисунок 9 – Схема блока регистров

4.2 Блок приема данных (от ВУ)

Для чтения состояний внешних линий используются однонаправленные буферные формирователи КР1533АП5, выходы которых объединяются для мультиплексирования читаемых данных.
Управляющие сигналы операционной части используются для чтения входных данных (-STRR0...-STRR2).
Схема блока приема данных изображена на рис. 10.

Рис. 7. – Схема блока приема данных

5. Заключение

Выполнение практической работы по разработке устройства связи с внешними объектами позволяет применить полученные знания внутренней архитектуры ввода-вывода компьютера, элементной базы микроэлектронной аппаратуры и основ программирования функций ввода-вывода.
Данный проект реализует структуру устройства адаптера параллельной связи .


6. Список используемой литературы
Курс лекций по МПС, Бикмухаметов Р. Р., 2011.
Микропроцессорный комплект К1810. Структура, программирование, применение. Справочная книга. Под редакцией Казаринова Ю.М., Москва, Высшая школа, 1999.
Ю.В. Новиков, О.А. Калашников, С.Э. Гуляев Разработка устройств сопряжения для персонального компьютера типа IВМ РС/ Под общей редакцией Ю.В. Новикова.










19



для КА, если PIT с 8-разр. СЕ и n=2
для КВ, если PIT с 8-разр. СЕ и n=2

1. Курс лекций по МПС, Бикмухаметов Р. Р., 2011.
2. Микропроцессорный комплект К1810. Структура, программирование, применение. Справочная книга. Под редакцией Казаринова Ю.М., Москва, Высшая школа, 1999.
3. Ю.В. Новиков, О.А. Калашников, С.Э. Гуляев Разработка устройств сопряжения для персонального компьютера типа IВМ РС/ Под общей редакцией Ю.В. Новикова.

Вопрос-ответ:

Какие задания выполняет адаптер параллельной связи?

Адаптер параллельной связи выполняет задания по буферизации содержимого системной шины, схеме декодирования адресов, формированию стробов чтения и записи, а также подключению 8-разрядного УС к 16-разрядной шине МПр.

Как происходит разработка интерфейсной части адаптера?

Разработка интерфейсной части адаптера включает в себя буферизацию содержимого системной шины, схему декодирования адресов, формирование стробов чтения и записи, а также подключение 8-разрядного УС к 16-разрядной шине МПр.

Как происходит буферизация содержимого системной шины в адаптере?

Буферизация содержимого системной шины в адаптере осуществляется с использованием специального блока и позволяет сохранять и обрабатывать данные перед отправкой или после получения.

Как формируются стробы чтения и записи в адаптере?

Стробы чтения и записи в адаптере формируются с помощью специального блока, который определяет моменты начала и завершения операций чтения и записи данных.

Как подключается 8-разрядный УС к 16-разрядной шине МПр?

Для подключения 8-разрядного УС к 16-разрядной шине МПр используется соответствующая схема подключения, которая обеспечивает правильную передачу данных между двумя разрядностями.

Расскажите о работе проектируемого адаптера

Адаптер параллельной связи выполняет функцию перевода сигналов параллельной шины в последовательный вид и наоборот. Он нужен для подключения устройств, использующих параллельную связь (например, принтеры или сканеры), к компьютеру, который работает с последовательной связью. Адаптер обеспечивает передачу данных между этими устройствами, осуществляя буферизацию, декодирование адресов и формирование стробов чтения и записи.

Как происходит буферизация содержимого системной шины?

Буферизация содержимого системной шины в адаптере параллельной связи осуществляется с помощью специальных регистров. При записи данных на шину, они сначала сохраняются в регистры адаптера, а затем посылаются на приемную сторону. При чтении данных с шины, они также сначала запоминаются в регистры, а затем передаются на нужное устройство.

Как осуществляется подключение 8 разрядного УС к 16 разрядной шине МПр?

Подключение 8 разрядного устройства считывания (УС) к 16 разрядной шине МПр в адаптере параллельной связи происходит с помощью специальной схемы. Для этого используются дополнительные мультиплексоры, которые позволяют выбирать нужные разряды шины МПр для передачи в УС. Таким образом, происходит корректное сопряжение между 8 и 16 разрядными устройствами.